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从RTL到最终流片中间有几十个工具、上百个步骤。
前仿真、后仿真、形式验证、CDC检查、Lint、综合、布局布线、时序分析、功耗分析…每个环节都有一套复杂的命令每次运行都要敲一长串参数。
没有Makefile的项目就是一座手工作坊。
验证阶段编译RTL、运行回归测试、生成覆盖率报告、波形调试、性能profiling。
每个case跑完要收集日志、合并覆盖率数据库。
综合阶段读设计、设置约束、运行综合、生成网表、输出时序报告、功耗报告。
参数稍微改一点就要重新跑一遍。
后端阶段导入网表、floorplan、布局、时钟树综合、布线、物理验证、寄生参数提取、后仿真。
每一步都依赖上一步的输出。
这些流程如果靠手动管理不仅效率低下还极易出错。
忘了某个中间步骤参数设置不一致浪费一整天时间debug。
Makefile在芯片项目的应用
自动化回归测试芯片验证最常见的场景每天晚上跑nightly regression几百个testcase并行执行。
手动启动每个case不可能。
Makefile配合脚本一个make regression命令自动分配任务、收集结果、生成报告。
第二天早上来直接看哪些case failed。
管理多版本工具链项目可能同时用VCS
Verdi
DC Compiler
ICC2 2020。
不同模块可能用不同版本。
Makefile可以根据target自动切换环境变量、工具路径。
增量构建综合脚本修改了某个子模块的RTL不需要重新综合整个顶层。
Makefile检测依赖关系只重新综合修改的模块然后更新顶层网表。
统一团队工作流验证工程师、前端工程师、后端工程师每个人都有自己的工作习惯。
Makefile把标准流程固化下来。
新人来了看一眼make help就知道所有可用命令。
不用再问”怎么跑这个case”、“报告在哪生成”。
串联整个设计流程未来可期最强大的应用端到端自动化。
从RTL修改到生成GDSII中间几十个步骤全部用Makefile串起来。
改完代码make all几个小时后自动完成编译-仿真-综合-布局布线-DRC检查。
芯片项目的周期动辄一两年人员流动是常态。
如果关键流程只存在某个老员工的脑子里或者私人脚本里那就是技术债务。
Makefile把隐性知识显性化。
所有编译选项、工具参数、依赖关系都明明白白写在文件里。
这不仅是效率工具更是项目可持续性的保障。
芯片项目的复杂度已经超出人脑管理的极限。
与其每天在重复劳动中消耗生命不如花时间把各种流程自动化。