核心内容摘要
探索亲密关系的深度：男人与女人，肌肤之亲的无限可能
CMI码解析它真的是我国PCM数字设备间的标准传输接口码型吗
背景接口码型“张冠李戴”的日常做 PCM 接口开发时最怕的不是调不通而是“调通了却用错了码型”。
现场常见对话甲方板卡输出口是 PCM 码流你们直接接光模块就行。
乙方收到我们按 CMI 码布线。
三个月后系统误码率 10⁻³互相甩锅。
CMICoded Mark Inversion因为名字里带“码”常被默认成“中国 PCM 接口码”。
实际上国内运营商级 PCM 一次群2 Mbit/s只认 HDB3CMI 被标准安排在四次群139 Mbit/s及以上用于 ** coax / 光线路侧**并非设备间通用背板码。
把 CMI 当“万能接口”塞到 2 M 口结果时钟恢复困难、直流漂移、误码飙升就成了日常踩坑三连。
核心指标对比一张表看清仨码型指标CMIHDB3AMI编码效率50%1→2 bit100%100%最大连零33∞时钟恢复优定时跳变丰富优差长零失步直流分量零平衡近零零检错能力无极性违例可检极性违例可检典型速率139 Mbit/s±2 Mbit/s2 Mbit/s标准定位线路侧四次群设备口一次群设备口一次群结论CMI 的“主场”在高速线路不是 2 M 背板。
标准溯源GB/T
原文截图级摘要GB/T
《数字网系列比特率接口》写道139 264 kbit/s 接口电气特性应符合CMI编码2 048 kbit/s 接口电气特性应符合HDB3编码。
一句话CMI 只活在139 M 口2 M 口请自觉 HDB3。
其他行标 YD/T
YD/T 1071 对 SDH 光口也重复了这条底线。
实测FPGA 实现 CMI 编解码 示波器波形
1 编码规则复习“0” → 01“1” → 交替 00 /
1
2 Verilog 关键片段125 MHz 系统时钟线速 139 Mbit/s// cmi_encoder.v module cmi_encoder( input clk_125m, // 125 MHz 系统时钟 input dat_in, // 串行 NRZ 输入 input dat_val, // 输入有效 output reg cmi_p, // 正端输出 output reg cmi_n, // 负端输出 output reg cmi_val ); reg [1:0] shf 2b01; reg last_1 0; always (posedge clk_125m) begin if (dat_val) begin if (!dat_in) begin // 0 - 01 {cmi_p,cmi_n} 2b01; cmi_val 1b1; end else begin // 1 - 00/11 交替 last_1 ~last_1; {cmi_p,cmi_n} last_1 ? 2b11 : 2b00; cmi_val 1b1; end end else cmi_val 1b0; end endmodule
3 时钟恢复数字 PLL 简化版// simple_cdr.v module simple_cdr( input clk_125m, input cmi_p, input cmi_n, output reg recovered_clk ); reg [7:0] edge_cnt 0; wire edge cmi_p ^ cmi_n; // 检测跳变 always (posedge clk_125m) begin if (edge) edge_cnt 0; else edge_cnt edge_cnt 1; // 每 8 个 125M 周期近似
1
6 MHz与 139 M/8 对齐 recovered_clk (edge_cnt 8d
; end endmodule
4 示波器抓拍通道 1CMI-P通道 2CMI-N每bit 双跳变眼图交叉点干净时钟恢复裕度
4 UI139 M 速率下RJ45 同轴 20 m 无误码换成 2 M 速率因跳变密度过高反而 EMI 超标——再次验证“场合不对努力白费”。
避坑指南三个典型误用与解药误把 CMI 当 2 M 背板码现象接收端失步、BER 10⁻⁴解决2 M 口请换 HDB3硬件动不了就 FPGA 做桥接。
长距离铜缆仍用 CMI现象139 M 速率 100 m 误码山型上升解决50 m 直接改光模块CMI 只保短距同轴。
光模块侧 SFP 把 CMI 当 NRZ 透传现象光功率正常但误码率飘解决确认 SFP 是“透明”还是“带码型判决”后者需关闭线路编码功能否则双编乱码。
延伸5G 前传 25G/100G 时代码型再洗牌eCPRI
0 把 25 Gb/s 前传切成 n×25G 通道线路侧码型候选NRZ KP4-FECPAM4 LDPC低复杂度 CMI-Variant研究性传统 CMI 50% 效率在 25 G 时代直接让带宽翻倍显然不划算但“零直流 跳变丰富”的思想被重新包装进 PAM4 的Tomlinson-Harashima 预编码。
作为硬件工程师与其死记码型不如盯紧“时钟恢复”、“DC 平衡”、“FEC 亲和度”三指标再在手头 FPGA 上快速 A/B 测试——工具链已成熟验证一周比拍脑袋一年更省钱。
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本文 FPGA 工程MIT 协议https://github.com/yourname/cmi_verilog示波器眼图模板文件同仓库/doc/tek_cmi_139m.set把 CMI 放回 139 M 的“坑位”让 HDB3 守好 2 M 的大门接口选型就不会再背“误码黑锅”。
祝各位调试顺利眼图常开