核心内容摘要
实战解析：如何优化clk source latency以降低网络延迟
本博文主要交流设计思路在本博客已给出相关博文160多篇希望对初学者有用。
注意这里只是抛砖引玉切莫认为参考这就可以完成商用IP设计。
在 RoCE v2 高速数据传输系统中用户要实现对系统功能的控制需要通过 AXI-Lite接口访问系统控制模块的响应寄存器。
而在验证平台中AXI-Lite 接口与 AXI-Lite Complexes对接因此可以直接编写测试用例来对寄存器功能进行仿真。
由于DUT中寄存器数量较多这里用全局计数寄存器为例说明寄存器功能验证过程。
对于寄存器的仿真需要考虑寄存器初始值、读写属性及寄存器功能。
下面对全局计数寄存器进行介绍。
全局计数寄存器是一个 64bit 位宽的只读寄存器初始值为 0当系统不处于复位状态时每经过一个时钟周期全局计数寄存器的值加一当计数器满后应该自动翻转为 0实现计时器功能。
对于全局计数寄存器的验证设计如表1 所示 表1 全局计数寄存器的验证步骤B站已给出相关性能的视频如想进一步了解请搜索B站用户专注与守望https://www.bilibili.com/video/BV1mPV5eCE8z/?spm_id_from
333.