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当你的CAN中断在CPU1上抖动了
2μs——多核实时系统里，ISR不是“绑”出来的，而是“养”出来的你有没有遇到过这样的场景？
一台基于ARM Cortex-A72四核SoC的PLC控制器，在运行EtherCAT主站+高速ADC采样双任务时，控制环路周期突然从稳定的250μs跳变到310μs，P99延迟飙高至112μs，示波器上PWM输出出现肉眼可见的毛刺。
top看CPU利用率不到40%，perf stat显示cache-misses暴涨3倍，cat /proc/interrupts却赫然发现：IRQ 45（EtherCAT）和IRQ 33（ADC DMA）全挤在CPU0上，而CPU1空闲率常年85%。
这不是负载不均的问题——这是中断路径失控的典型症状。
在现代多核嵌入式系统中，“把ISR绑到某个CPU上”早已不是一句echo 1 /proc/irq/45/smp_affinity就能解决的配置题。
它是一场横跨硬件路由逻辑、内核调度语义、缓存一致性模型与实时任务生命周期的协同治理。
ISR不是被“分配”的，而是被设计、隔离、驯服、再释放的。
为什么默认的中断分发机制，在实时场景下天然失能？
先抛开GIC或IOAPIC这些名词。
我们回到一个更本质的问题：中断的本质，是硬件对软件的一次“强插话”。
它不打招呼、不排队、不协商——只要中断线有效，CPU就得立刻暂停当前一切，跳转执行ISR。
这个“立刻”，就是硬实时的命门。
但在多核世界里，“立刻”变得暧昧起来。
x86的IOAPIC默认用轮询（Round-Robin），ARM GICv3默认按SPI目标列表顺序匹配。
看似公平，实则埋雷：轮询 ≠ 均衡：当某设备（如CAN控制器）每100μs发一次中断，而系统有4核，轮询会把它固定打到CPU0→CPU1→CPU2→CPU3→CPU0……表面分散，实则形成周期性热点——CPU0每400μs就被强制打断一次，TLB频繁flush，L3 ca